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大家好，我是开源猫opencat
最近7nm这个词特别火，那究竟如何确认一个芯片是7nm制程呢？很多人对这个问题很好奇，今天我就来试着分享一下我的观点
台积电在 2022 年 IEDM 上发表了两篇关于 3nm 的论文：“关键工艺特性可实现3nm CMOS及更高技术的激进接触栅极间距缩放”
和“3nm CMOS FinFlexTM平台技术，为移动SOC和高性能计算应用提供增强的电源效率和性能”
虽然这两篇文章讲的是3nm，技术细节也非常少，但是对理解芯片制程还是很有帮助的，第一篇论文描述了台积电的N3工艺，第二篇论文描述了N3E工艺，有助于理解7nm制程
如果大家想要详细了解，去读原文，本文分享仅供参考，7nm节点理解参考对象为台积电制程
芯片关键特性尺寸
这里我们通过研究描述芯片晶体管结构的关键特性尺寸CPP，来理解7nm究竟是什么意思
在第一篇论文中，作者公开了台积电芯片制程截止到45nm的接触栅极间距（Contacted Poly Pitch，CPP）。CPP 由浇口长度 （Lg）、接触间隔条厚度 （Tsp） 和接触宽度 （Wc） 组成，如下图所示
从上图我们可以看到台积电通过减少构成CPP的所有三个元素来降低每个新节点的CPP。芯片逻辑设计是通过使用标准单元完成的，CPP 是标准单元宽度的主要驱动因素，因此缩小 CPP 是提高芯片制造新制程节点晶体管密度的关键部分
根据公开资料统计，按照CPP特性尺寸来看，台积电芯片制程节点16nm到5nm的特性尺寸如下：
7nm节点对应的CPP为54nm，看到这里大家应该就明白了，所谓7nm制程，并不是晶体管大小为7nm，7nm其实是按照摩尔定律延续下来的营销术语，7nm制程与真正的晶体管结构特性尺寸没有任何关系
如何确认芯片制程为7nm
有了以上认知，要确认芯片的制程，就有了基本的参考信息，但是要最终确认还需要很多细节参数，而且要通过精密仪器测量，比如扫描隧道显微镜，甚至原子力显微镜，要确认芯片制程节点，尤其是7nm节点，一般个人做不了，因为成本太高了，个人或者小实验室不可能花费几千万去购买具有超强分辨率的电子显微镜
要确认7nm芯片制程，一般拿到芯片去除封装，经过酸洗等步骤，用扫描隧道显微镜拍照，给芯片拍照片叫die shot，这其实是对芯片逆向工程，这是芯片制造公司研究竞争对手技术的常用操作。这里放一张奔腾处理器的die shot 大家感受一下
结束语
芯片制程来到22nm节点以后，摩尔定律已经逐渐丧失，晶体管单位面积的密度增量随着更为先进的制程节点推进已经不能翻倍，比如7nm到 3nm，甚至1nm节点，经过好几代的代差，芯片晶体管密度才能翻倍，28nm以前只需要一代就可以。这是因为晶体管越来越小，晶体管漏电，光刻衍射问题，等等都难以克服，逐渐在逼近物理极限
相信读到这里，你应该可以明白7nm为什么是先进制程了，7nm先进制程不仅关乎性能卓越的5g手机，更关乎人工智能的算力基座，先进制程芯片关乎整个社会经济发展，可以毫不夸张的说，没有先进制程芯片制造能力，就没有社会高质量发展，美国之所以限制我们的28nm以下的先进制程也是这个原因，目前能制造7nm芯片国家和地区也就两三个。
芯片制造，不能盲目乐观，也不能妄自菲薄，道阻且长！
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